Thiemo Mättig

Architektur von Chipsätzen

Referat in der Lehrveranstaltung Rechnerarchitektur, Thema 19
von Sebastian Lüth und Thiemo Mättig, II99, vorgetragen am 22. Mai 2001.

Motherboard mit Winbond-Chipsatz

Einführung

  • Chipsatz besteht aus einer Reihe intelligenter Controller-Chips auf dem Motherboard
  • Regelt die Verbindung aller Teile des Rechners
  • Verschiebt die Daten zwischen CPU, RAM, Festplatten, Steckkarten, …
  • Jedes Bussystem benutzt andere Spannungspegel, Taktfrequenzen und Datenprotokolle
  • Chipsatz muss mit allen Komponenten auf passende Weise kommunizieren
  • Jedes Bauteil des Chipsatzes ist auf bestimmte Aufgaben spezialisiert
  • Der Chipsatz ist quasi ein „Übersetzungsbüro“
  • Jede neue Technologie, jede Takterhöhung erfordert die Entwicklung neuer Chipsätze
  • Heute gibt es tausende, wir konzentrieren uns hier auf die IBM- oder Intel-kompatiblen Chipsätze

SiS-Chips

Geschichte

  • Früher bestanden die Motherboards aus teilweise hunderten Chips
  • Jeder war für eine festen Einzelfunktion zuständig (PIC, Tastaturcontroller, …)
  • Beispiel: Die ersten IBM-Computer (1981)
  • Chipsatz musste sich um 8-Bit-Datenbus und 20-Bit-Adressbus kümmern
  • Die sogenannte „Open Architecture“ von IBM erlaubte Erweiterungen und Anpassungen des Systems

Klassische Hauptkomponenten des Motherboards

  • Taktgenerator (erzeugt den Systemtakt für CPU und Bus)
  • Bus-Controller (regelt den Datenaustausch mit dem RAM, erzeugt Steuersignale)
  • Interrupt-Controller („PIC“, reagiert auf Ereignisse der Hardware, löst Hardware-Interrupts aus)
  • DMA-Controller (für schnelle Datenübertragung der Peripherie mit dem RAM)
  • Peripherie-Interface („PPI“, für Kommunikation mit Peripherie, z. B. Tastatur, Lautsprecher, …)
  • Intervall-Timer („PIT“, erzeugt vom Systemtakt unabhängige Takte)
  • Coprozessor (unterstützt die CPU, muss von der Software gesondert angesprochen werden)
  • Bus-Slots (für Erweiterungskarten)

Systembus zwischen RAM, CPU und Chipsatz

Die AT-Generation

  • Mehrere kaskadierende Interrupt- und DMA-Controller
  • Hinzufügung eines CMOS-RAM zur Speicherung der Systemkonfiguration
  • Erweiterte Bitbreite der Bus-Slots
  • Zusammenfassen der Einzelfunktionen in wenigen Chips
  • NEAT-Chipsatz für 286er war bedeutend billiger als seine Vorgänger
  • 1988 entwickelt von der Firma „Chips and Technologies“
  • Basis waren nach wie vor fest verschaltete, hochspezialisierte Controller

Brücken

  • Heute besteht ein Chipsatz meist nur noch aus 2 bis 5 Chips
  • Intel führte die Zwei-Brücken-Architektur ein
  • North- und South-Bridge (nach der geographischen Lage auf dem Board benannt)
  • North-Bridge regelt den Datenverkehr zwischen CPU, Cache, RAM, AGP und dem PCI-Bus
  • South-Bridge schließt den ISA-Bus, den XD-Bus (BIOS, Echtzeituhr) und diverse andere Komponenten an (PS/2, …)
  • South- ist mit die North-Bridge über den PCI-Bus verbunden
  • Später wurden in die South-Bridge auch IDE-, USB-Controller und Super-I/O-Chip (parallele und serielle Schnittstelle) integriert
  • Energie-Managment wurde ebenfalls integriert

PCI-Bus mit North- und South-Bridge

Naben

  • Seit Intels i8xx-Chipsatz Hub-Architektur
  • Hubs sind über Hub-Link-Schnittstellen verbunden
  • Memory Controller Hub (MCH) entspricht einer North-Bridge,
  • I/O-Controller Hub (ICH) entspricht einer South-Bridge
  • Firmwae Hub (FWH) speichert den BIOS-Code
  • Neu: PCI-Bus ist am ICH angebunden
  • Hub-Link-Schnittstellen haben Datenraten von 266 Megabyte/s
  • Kein ISA-Interface vorgesehen (Legacy-Free)
  • Im FWH ist ein Hardware-Zufallsgenerator integriert
  • Im ICH ist eine AC-97 Schnittstelle integriert
  • Mit entsprechenden Zusatzchips preiswerte Onboard-Sound- und Modem-Funktionen

Hubs

Front Side Bus

  • Heutztage 66, 75, 83, 95, 100, 133 MHz auf dem Front Side Bus möglich
  • Pentium-Pro-Bus hat 64 Datenleitungen (8 Byte) + 8 ECC-Leitungen.
  • EV6-Bus (AMD Athlon & Duron) ebenfalls 64 Daten- + 8 ECC-Leitungen
  • Übertragung: 2 Datenwörter pro Takt (DDR-Verfahren)
  • Beim Pentium 4 nach wie vor 64 Datenleitungen
  • Übertragung: 4 Datenwörter pro Takt, also bei 100 MHz FSB 3,2 Gigabyte/s
  • Spannungspegel müssen sinken, um höhere Datenübertragungsraten zu ermöglichen

Memory-Controller

  • Ist Teil der Northbridge
  • Übersetzt die Adressanforderungen von CPU, PCI, … in physikalische Adressen der Speicherchips
  • Maximal addressierbarer RAM ist in der Praxis immer begrenzt, derzeit auf max. 1 GB
  • ECC-Fehlerkorrektur bei RAM-Zugriffen wird ebenfalls vom Chipsatz wahrgenommen
  • Aktuell ist die Ansteuerung von DDR-RAM mit geringerer Spannung, doppelte Übertragungsrate

Busse

  • Erfolgreich war nur der PCI-Bus, 32 Bit breit mit bis zu 133 Megabyte/s
  • Neue Entwicklungen: 32 Bit 66 MHz; 64 Bit 33 MHz; 64 Bit 66 MHz
  • PCI-Busse können über Bridges gekoppelt werden
  • DMA-tauglich
  • PCI-Device kann für eine Zeit Busmaster werden
  • Entwicklung von AGP für schnellere Anbindung der Grafikkarte an den Hauptspeicher
  • AGP ist jedoch kein BUS, somit kein Ersatz für PCI
  • AGP mit 66 MHz Taktfrequenz und 2, 4 (zukünftig 8) Datenwörter pro Takt

Zukünftig

  • Ständige Weiterentwicklung erforderlich
  • Neue Bussysteme werden notwendig, z. B. um neue SCSI-Standards zu verkraften
  • Vernetzung, Mehrprozessorsysteme
  • Raid (Verbund von Festplatten)
  • LPT-, COM-Ports, PS/2, Tastatur-, Floppy-Port und ISA-Steckplätze werden ausgemustert (Legacy-Free)
  • USB (existiert schon seit 6 Jahren) wird weiter voran getrieben
  • FireWire, IEEE-1394, USB 2.0, Serial ATA, …
  • Weitere Integration von Grafik-, Sound- und Netzwerk-Funktionalität
  • Integration der CPU im Chipsatz wird häufiger zu sehen sein

Quellen